طراحی یک شبیه ساز سطح سوییچ جهت مدل کردن تاخیر نامعلوم در مدارهای دیجیتال
چکیده
در این پروژه یک شبیه ساز سطح سوییچ برای شبیه سازی تاخیر نامعلوم طراحی و ساخته شده است . اهمیت شبیه سازی تاخیر نامعلوم بالا رفتن دقت زمانبندی مدار می باشد. زبان مورد استفاده در شبیه سازی فرامین سطح سوئیچ زبان verilog می باشد که برای مقصود مورد نظر توسیع یافته است . برای شبیه سازی تاخیر نامعلوم از سه روش استفاده شده است : -1 استفاده از مقدار نامعلوم -2 استفاده از آمار و احتمال -3 استفاده از منطق فازی در روش اول خروجی هر سوئیچ هنگام نامعلوم بودن تاخیر آن، برابر مقداری است که از نوع ترکیب منطقی مقدار قدیمی و مقدار جدید بدست می آید. در روش دوم از چند تابع توزیع معروف جهت تحلسل آماری تاخیر یا حدس مقدار تاخیر استفاده شده است . در روش سوم از متد fpert استفاده گردیده است . در این روش امکان تغییر خروجی برای هر لحظه از زمان محاسبه می شود. الگوریتم مورد استفاده در موتور شبیه سازی الگوریتم event-driven می باشد. موتور شبیه سازی دارای قابلیت تویسع به سطح گیت می باشد. در کامپایلر از دستورهای شرطی جهت کامپایل کردن ورودیها استفاده زیادی شده است همچنین از یک ساختار میانی جهت استخراج اطلاعات سوییچ ها استفاده شده است .