کنترل و کاهش جریان نشتی در مدارهای دیجیتال cmos با تکنولوژی dsm بمنظور کاهش مصرف توان
چکیده
عملکرد منطقی پر سرعت با مصرف توان پایین عنصر کلیدی انواع میکروپروسسورها، ابرکامپیوترها، ارتباطات دوربرد و پردازش سیگنالهای دیجیتال است. از آنجاییکه مدارات دینامیک در مقایسه با مدارات cmos استاتیک مرسوم دارای سرعت سوئیچینگ بالاتری بوده و مساحت کمتری را مصرف مینمایند، کاربرد وسیعی در مدارات vlsi پیدا کردهاند. جهت دستیابی به سرعت عملکردی بالای مدار با توان مصرفی پایین، از میان ساختارهای مختلف دینامیک ساختار anl که با داشتن طبقه latch در هر سلول خود آماده خطلولهای شدن است، مناسبترین گزینه است. اما ساختارهای مختلف anl بدلیل مشکل race problem دارای glitch در سیگنال خروجی هستند. در این پایان‌نامه دو ساختار با نامهای tpanl و tpsanl ارائه شده است که با استفاده از کلاک دو فاز غیر همپوشان قادر به حذف glitch خروجی هستند. بهبود سرعت عملکردی در ساختار tpanl بدلیل کاهش ظرفیت خازنی گره ارزیابی مدار است و این ساختار میتواند در هر دو ناحیه وارونگی شدید و زیرآستانه عملکرد صحیح با توان مصرفی کمتر نسبت به دیگر ساختارهای anl داشته باشد. ساختار پیشنهادی tpsanl نیز در ناحیه زیرآستانه میتواند باعث افزایش ماکزیمم فرکانس کاری مدار شود. علیرغم ساختار خطلولهای غیرمعکوسکننده/معکوسکننده در منطق anl، هر دو منطق پیشنهادی tpanl و tpsanl بر اساس ساختار خطلولهای غیرمعکوسکننده/غیرمعکوسکننده استوار هستند و بههمین دلیل مشکل افت ولتاژ روی ترانزیستورهای nmos بلوک معکوسکننده در ناحیه زیرآستانه را برطرف مینمایند. علاوهبراین، برای پیادهسازی جمعکننده cla، یک ساختار درختی جدید پیشنهاد شده است که باعث کاهش طبقات تأخیر مورد نیاز میشود. در این پایان‌نامه انواع منابع مصرف توان و روشهای کاهش آنها در مدارات دیجیتال مورد بررسی قرار گرفته است. همچنین گیتهای منطقی پایه استاتیک و ساختارهای مختلف مالتیپلکسر دیجیتال پرکاربرد، در نواحی عملکردی وارونگی شدید و زیرآستانه طراحی شده و از نظر جریان و توان نشتی و نیز توان مصرفی متوسط مورد مقایسه قرار گرفتهاند.