بهینه سازی مدار تحلیل گر خروجی در ساختار bist و طراحی الگوی تست برای حافظه fpga
چکیده
امروزه پردازنده ها ها از میلیارد ها ترانزیستور تشکیل گردیده است. بنابراین اطمینان از عملکرد آن ها در همه شرایط کار بسیار دشواری است. بنابراین طراحی های باید در ابتدا به گونه ای باشد تا تست قطعات به راحتی صورت گیرد. یکی از روش های پر کاربرد در تست مدارات دیجیتال استفاده از طراحی bist برای تست مدارات می باشد. طراحی bist به گونه ایست که الگوهای تست به صورت داخلی در مدار تولید شده و به مدار اعمال می گردد و وقوع خطا در مدار را مشخص می کند. طراحی bist برای حافظه ها شامل سه قسمت: مدار مولد الگوی تست، حافظه تحت تست و مدار تحلیل گر پاسخ خروجی می باشد. طراحی الگو های تست باید به گونه ای باشد که بتواند همه خطا ها را برای حافظه ها پوشش دهد. در این پایان نامه سعی شده است با ترکیب مولد های تست و طراحی مدار کنترلی که ارتباط بین این تست ها را برقرار کند الگوی تستی تولید شود که بتواند همه خطاهای حافظه را پوشش دهد. برای طراحی این مولد های الگوی تست از زبان توصیف سخت افزاری vhdl استفاده گردیده است. پیاده سازی bist بر روی مدارات سبب می گردد بخش های جدیدی به مدار اضافه گردد که این بخش ها خود سبب افزایش توان مصرفی مدار می گردند. از طرفی سرعت انجام تست نیز فاکتور مهم دیگری است که باید در طراحی bist مد نظر قرار بگیرد. از این رو در این پایان نامه با ارائه دو مدار پیشنهادی برای بهبود بخش مدار تحلیل گر پاسخ خروجی سعی شده است توان مصرفی کاهش یافته و سرعت انجام تست افزایش یابد. مدار پیشنهادی اول توان مصرفی را حدود 22 درصد و سرعت را حدود 29 درصد نسبت به مدارات مشابه بهبود بخشیده است. مدار پیشنهادی دوم نیز حدود 24 درصد توان مصرفی و حدود 32 درصد سرعت را بهبود بخشیده است. برای شبیه سازی مدارات و اندازه گیری توان مصرفی و تاخیر مدارات از نرم افزار hspice و در تکنولوژی nm65 استفاده گردیده است.