طراحی یک آی سی pll با jitter پائین و توان مصرفی کم، در تکنولوژی cmos,0/35um
چکیده
این پایان نامه ، شامل طراحی و شبیه سازی یک pll ، با توان مصرفی کم و jitter پائین در رنج فرکانسی 1ghz-2ghz ، در تکنولوژی cmos,0/35um می باشد.به منظور بدست آوردن فرکانس بالا و توان مصرفی کم ، یک اسیلاتورحلقوی با دو delay stage معرفی می شود.ساختار دیفرانسیلی این اسیلاتور موجب کاهش نویز تغذیه تزریق شده به مدار می گردد. علاوه بر آن بخاطر swing ولتاژ بالا، phase noise در مدار به میزان قابل توجهی کم می گردد. آشکارساز فاز ارائه شده می تواند در فرکانس های بالا ، در یک مدار clock/data recovery کار کند. مزیت این مدار بر طرحهای قبلی این است که بخاطر استفاده نکردن از مدارات ترتیبی سرعت آشکارسازی اختلاف دو لبه پالس ، به میزان قابل توجهی بالا می رود. به علاوه با استفاده از یک مدار آشکارساز فاز اضافی با کنترل جریان مدار charge pump ، پهنای باند pll قابل کنترل خواهد بود. این خاصیت به ما امکان می دهد که در زمان ابتدای روشن شدن pll پهنای باند حلقه را زیاد کنیم تا بتوانیم به زمان acqisition مناسب برسیم. پس از اینکه حلقه قفل شده با کم کردن پهنای باند از عبور نویز سوار بر پالسهای ورودی ، تا حد امکان جلوگیری کرده ، jitter حاصل از نویز ورودی در خروجی را کاهش می دهیم. نتایج شبیه سازی نشان می دهد که این مدار توان معادل 10.5mv از یک منبع 3.3v مصرف می کند . زمان acquistion ، 30ns است.
